過去の記事の「低歪率発振器」の中で使っている 4 相整流回路を使って、 8 相整流相当のリップル量に低減する工夫について考察してみます。

4 相整流のときの理想的な波形は右図のようなものでした。（8Vpeak で C がないとき）

8 相相当の整流は Forum で FlipFlop さんから教えていただいたものですが、ほかにも diyAudio の Forum のページと、その次のページで Bob Cordel 氏がナラティブ に解説されています。

8 相相当にするには e1 と e2 が重なった部分から 2 つの R1 を通して C に充電するようにします。　 そうすると 4 相整流で見えた谷の部分を埋めることができるだろう、という構想です。
C をとても小さくしてリップルが良く見えるように（平滑せずに）して計算してみたのが右の図です。
谷のところを使うわけですから全体を下げなければいけません。　R1 を大きくして R2 を小さくすることになります。
この図の 8 相の線は、
　R1=3.66k
　R2=2.2k
　Vpeak=8V
　Vd(ダイオード降下)=0.5V
を仮定しています。　この時、リップルは 230mV ほどになっていますが、平均値が低いのでそれとの比をとると 8.3% になります。
4 相の線は、
　R1=100　（ダイオードの抵抗分程度）
　R2=10k
　Vpeak=8V
　Vd=0.5V
です。　リップルは 2.3V で平均値との比は 37.5% になります。
この 4 相のラインから R1 を大きくし R2 を小さくしていくとどんどん 8 相のラインに近づいていきます。
すぐわかるように、リップルは小さくなるものの、直流検出はずいぶん効率が悪くなり検出回路の S/N に影響します。　 これは低い電圧を整流しようとすると少し問題になりますから、オペアンプを使って両波整流するなど、何かの工夫がいるでしょう。　 特に、前回の回路のように 4Vpeak 位で使いたいときは直流値が 1.3V ぐらいまで低下してしまい大問題です。
（なお、8 相で、回路図中の C を大きくしたときはにリップルを最小にするような R1 の値は 3.66k ではなく少し小さくなります。　 これは谷間の位置では 2 つの信号源から充電するので、インピーダンスが低くなるからです。　 例えば、47uF なら 3.483k にすればリップルは 8mV になります。）

直流値が低くなってしまうとはいうものの、リップルの周波数が基本周波数より 8 倍も上ですからリップル除去がずいぶん楽になりますし、 平滑キャパシタへの充電頻度が上がりますから最低発振周波数（例えば 10Hz）の時のループ応答が速くなって大助かりですね。　 リップル除去とループ応答速度向上の 2 つは両立が難しいので 8 相整流は意義のあることでしょう。

ところで、4 相整流で e2,e4 の位相が 90 度からずれたとき 8 相のリップルはどうなるでしょうか。
例として右の図のように e2,e4 が 5 度遅れたときを計算してみると、リップルは 460mVpp となり、さらに悪いことに 2 次の調波が大きく入って来ます。　 但しインテグレータが正確ならいつも 90 度ですからそれほど心配は要りません。　 C に損失（直列の抵抗や誘電体損失）があったり、オペアンプの位相遅れがあったり、オペアンプバイアス電流があるとある程度影響があるでしょうからそれらが少ないものを選びます。

また、レオスタットに Gang Error があるなどして振幅が等しくなかったときは少し問題です。
例として e2,e4 を 95% にしてみたら同様に 2 次の調波が入ることが分かります。　右図。

今回のテーマはリップルを小さくして、かつ振幅を安定化する時間を短くするための考察です。　 これは発振周波数が低いときの問題ですので、以下では 10Hz の周波数での考察に絞ります。

8 相整流では後ろに繋ぐ平滑回路で注意することがあります。　それは、平滑回路から見た信号源抵抗が少し変化することです。　 波形で 4 相の山に相当する場所では R1 を一つしか通過してきませんが、谷のところでは 2 つの R1 が並列になっています。　気を付けて。

これを使ってリップルを小さくしたのちに FET を駆動する回路を考察してみます。　 まず、どの程度リップルを下げればいいかちょっと計算してみましょう。　非常におおざっぱな値を求めます。　 回路は前回のものを踏襲することにします。

FET の制御信号にリップル e1 があるとします。　これにより FET の抵抗値 Rfet が変化します。　 Rfet は基本信号の 16Vpp の分割に寄与していますから、ドレインのピーク電圧の値が（抵抗分割で）変化します。　この変化量を e2 とします。
e2 は 1.172k と 36k で分割されてサミングアンプに入りますが、この分割は 1 に近いので e3=e2 としてしまいます。　 e4 は e3 です。　その値から、オクターブ当たり 12dB 下がった値が e6 に出てきます。

目標は 16Vpp に対して -150dBc としましょうか。　e6 の目標値は 0.5uVpp です。
e6 から e4(=e2) に遡ると、4 次なら 24dB 上でもいいのですから e2=8uVpp で、8 次なら e2=32uVpp です。
この値に抑えるための e1 はいくらでしょうか？　その計算をするためには、10k のフィードバックが付いたときの ΔRfet/Vripple の値（単位はΩ/V)が必要です。　 古い実験データを探しました。
LS5485 で動作点付近の 0.1V 変化のデータをつかみだすと 36Ω/V でした。　もちろんこの値は使う FET によって異なります。　 LS5485 かそれに似た FET を使ったとして、16Vpp の信号を仮定すると、e2/e1 は 0.42 程度です。
e1 は 4 次 なら 19uVpp 以下でなければなりません。　8 次なら 76uVpp です。

8 相整流でのリップルは 230mVpp でしたから、平滑回路で 70dB 落とす必要があります。　 もし仮に 1 次の Low Pass を使うなら基本波が 10Hz の時は f0=0.025Hz のフィルターです。　時定数で 6.3 秒！　長い！
でも、4 相なら、これが 0.0003Hz で、510 秒です。　8 相のありがたみが分かります。
-----------------------------------

8相整流の話はここまでですが、ついでのことにループの安定性と収束性について考察します。
平滑の例として、積分器を使ったのが前回の回路でした。
フィードバックループに求められるのは、安定性と早い収束ですが、この発振回路はなかなか難しいものがあります。
右の図を見てください。　Loop1 は発振させるための条件です。
そのゲインを１に極めて近くするために Loop2 があって、さらにリップルを少なくするために Loop3 があります。 （一部重なっているため色付けを省略しています）
これらの多重のループの中に非線形素子があり、積分回路が３つあります。　 平滑の積分回路は幸いなことに 90 度しか位相シフトがありません。　ループ 2 は安定でしょう。　 しかしループ 3 はさらに 90 度遅れを導入します。　 全部で 180 度ですから発振するか、または落ち着くまで長い時間減衰振動をするでしょう。
（ここで言う「発振」は、発振器の本来の周波数ではなく、出力信号がもっと低い周波数で AM 変調されてしまうことを言います。　 Loop2 や Loop3 が発振することです。）

系全体の高収束性を求めようとしましたが、私には難しすぎました。　調査しましたが、これに関する論文も見つかりませんでした。
もの凄く大まかな予想をしてみます。　Rd が 0 のときは Loop2 はいつも 90 度遅れで、周波数 0 では極端に大きなゲインで、極端に高い周波数ではゲインはほぼ 0 です。　 そのナイキスト線図は右の赤い線です。　 赤の線はずっと下の方では右に曲がって、ω=0 の究極では実軸上の 1000000 とかいう値に行きつきます。
同様に、Loop3 はいつも 180 度で、ナイキスト線図は緑の線になります。　今回の構想では赤と緑を合成しますから、そのベクトル和になるはずです。　 それがオレンジの実線です。　発振はしないけれども減衰振動しながら安定になることが予想されます。
（実はこれ以外に重要なことがあります－－後述します）
Rd があるときは、高い周波数で位相遅れが少なくなっていきますからオレンジの破線のようになって、(-1,0) から離れて収束が早くなります。　 Rd の（相対的な）大きさによってこのカーブは曲がり方が異なります。
Rd があれば収束は早くなりますが、リップルは前に計算したように -70dB を求められます。　基準電圧との合成で 6dB 下がっていますから -64dB ですが、それを達成するためには積分回路から前を見た抵抗を 10kohm としても 6ohm までしか許されません。　 ちょっと問題ですね。

発想を変えて、収束を早くする目的で平滑回路を高次の Low Pass フィルターにするという考えもあります。　 それ自体で位相が 180 度以上回りますから、発振の可能性が考えられますが、ループゲインが１より小さいですから安全でしょう。　 逆に、ループゲインがとても小さいので C/N が悪化したり、低い周波数のノイズが増加したりします。
右の図は 3 次のセイレンキーで平滑する原理図です。　カットオフを 5Hz にしても 80Hz のリップルは -70dB にすることができます。

多重のループを含み、さらに非直線素子が入っていたりすると Spice Simulator は困難な状態に落ちりがちです。　 今回の例でも途中でハングしたり、１秒進むのに20分ほどかかったり、解析結果にグリッチが入ったり、そもそも解析が開始しなかったりすることが多々あります。
ブレッドボードの方が早いかもしれません。

それでも頑張って、できるだけシンプルな回路にしてシミュレータが動くようにしました。
動く場合だけの結果を 20 ケースほど見ました。　 だんだんわかってきたことなのですが、ループの安定性で重要なのは整流後の平滑回路の時間遅れ「だけ」ではなく、 主発振器のビルドアップにかかる時間も問題で、その２つが近い関係にあるとハンティングを起こしてブロッキング発振をするという事象があります。
このハンティング現象は発見でした。　これに関係する論文は見たことがありません。
これを避けるためにはこの2つの時間遅れを引き離す（スタガリング）必要があるのですが、平滑の方はリップル減少のために５秒程度必要です。　 なので、ビルドアップの方を極端に短くするしか手がありません。　長くするのは使い勝手が悪くなりますから。
それで、発振開始から正常値に至る過渡期はビルドの帰還率を 20~30％ 程度の極端に大きな値にして、 10Hz の信号を６サイクル程度でビルドし、目的の振幅に達したときに解き放す工夫をするといいでしょう。

ループの位相遅れを少しでも少なくするように一次の CR フィルターの場合を試しました。　 下の左の図は平滑の時定数を 11 秒程度として、ビルドアップを速めただけのものです。　 アンプの飽和まで行きついていますが 8 秒程度で収束はしているようです。　 （シミュレータのエラーで飽和時にグリッチが入っていますが無視）
飽和に行くまでに正常値付近でビルドを止めるようにダイオードを 1 つ追加してみたのが右側の図です。
はるかに早く収束し、なかなかうまく行っているように見えます。
お断りしておきますが、この回路はシミュレータを正常に動かすためにループの安定性を見るだけの簡便なものであり、 歪率などの考慮は一切入っていません。

------------------------------------
もののついでに、前回の低歪率発振器を改良するために、いくつか関連事項を考察します。

FET Crss 容量変化で起きる歪み：
FET のドレインに信号がかかるわけですが、ドレインとゲート間の電圧が変化するとその容量が変化します。　 これは一つ前の記事で書いています。　 これは 2 つの意味があります。　ひとつは、ドレイン電圧に２次の歪みが導入されるということです。　 今一つは制御電圧（８次の信号）との間で混変調を起こしますから、７次と９次にスプリアスが出ます。　 もちろん８相整流が不完全な時は３次や５次も出るでしょう。

この問題を小さくするには２面作戦を行います。　ひとつはドレインにかける信号を小さくしてしまうことです。　 もう一つは、Crss の小さい FET を探すことです。
もちろん探しました。　非常に低ノイズで、かつ Crss が小さいものが見つかりました。　 ちょっと高価ですが LSK489 という Dual FET です。　
この JFET のドレインから覗き込んだ時の特性は LS5485 と似ています。

Boot Time：
FET が非直線であることと、上で述べた理由とによって FET のドレインにかかる信号の振幅は非常に小さく設計します。　 そうすると制御できる範囲が小さくなり、初期の発振開始から目的の振幅にいたるまでの時間がかかることになります。　 これは前回の回路では別のアナログスイッチを導入して帰還量を上げる工夫をしました。　 この方法は踏襲して、かつ上の方で書いたように帰還率をもっと極端に大きくするする必要があります。

------------------------------------
前回の発振器を改造するかどうか思案中ですが、とりあえず LSK489 を入手しました。
２つ入手して、一つは Ta=20°C で Vp=-1.6V Idss=3.7mA、もう一つは Vp=-2.05V Idss=5.2mA でした。　 後者が使えそうです。

また、前回は主発振ループで１チップ中の２つのアンプ両方を使っていましたが、チップ上の Channel Separation を考慮すると、片側は使わないほうがよさそうです。　 それ用に LME49710 というチップがあります。