デジタル IC で RC 発振器

デジタル回路の中でもアナログ電圧を考慮するときがありますね。　ひとつ簡単な例を取りあげてみます。
下の図は昔々 1980 年頃通勤電車の中で設計したエレクトロニックキーヤ（エレキー）です。

右端にある FET は出力端をショートしたりオープンにしたりするのですが、休止時はオープンになっています。
左端にある、Dash の接点か Dot の接点が一瞬だけ閉じられると、一定期間だけ FET が ON になり、続いて一定期間だけ OFF になるという動作をします。　Dash の場合は ON が３クロックの長さで、 Dot の場合は１クロックの長さです。　OFF はどちらも１クロック期間です。
両方とも閉じたままにしておくと長短が交互に発生し、アイアンビック動作になります。　スクイズできるわけですね。

これを作るときに目標としたことは、
　　最少数の IC ですます
　　電力を小さく、ボタン電池で 10 年動作する
　　メモリーを付加する（長点動作中に短点を記憶する。　逆も。）
というものでした。　この条件を満たす回路は当時世の中にありませんでした。

この回路で、左上にあるクロック発生のブロックはアナログ回路です。　今回はここについて見てみます。

NE555 やクリスタルを使った発振器でもいいですが、「周波数はどうでもいい、ただ発振してればいいんだ」というときは、２つのゲートを使った RC 発振回路を使います。

方法は２つありまして、インバータを２つ使う方法と、バッファとインバータを組み合わせる方法です。　右にその２つを紹介します。
R と C で周期を決定します。　Rp は周期に直接関係なく、左側のゲートの入力が、キャパシタの電荷の急激な充放電で損傷しないように電流制限をかけている保護抵抗です。　 C の電荷量が少ないときは省略できます。

CMOS 40xx の入力の保護は IC の中にも組み込まれています。　下の図です。　これは元々 ESD でゲート絶縁膜が破壊されるのを防ぐために設けられています。

さて、インバータやバッファをアナログ領域で使うときに気を付けないといけないことがあります。
上側にある P チャンネルの MOS と、下側にある N チャンネルの MOS は、ドレインがつながっており、ゲートもつながっています。　ですから、ゲート電圧が両方ともアクティブ領域に入る状態になると Vdd から Vss に縦方向に電流が流れてしまうことになります。　もちろん、IC の内部設計はその状態でも破壊しないようになっていますが、無駄な電流があることには変わりありません。　この電流は左図の下側の絵で分かるとおり、Vdd が大きくなるとどんどん大きくなります。　また、ゲートの電位が遷移域にある時間が長いほど、つまり、ゆっくりした入力であったり、頻繁な入力変化であったりするほど、電力としては無駄が多くなります。
40XX の場合はその電流を制限するように FET が設計されていますが、そのためにスピードが犠牲になっています。　 74HC シリーズではスピードを出せるように設計して、Vdd の許容幅を狭くしています。

注意することをまとめると、、、、ゲートは浮かしたままではいけない、Vdd は低くしておく、できればクロック周期を長くする、遷移域は速く通過する、といったことになります。　

入出力に浮遊のインダクタンスがあって、かつそれに見合う速度の CMOS を使うときは、遷移域を通過するとき（アナログの増幅器ですから）寄生振動をすることもあります。右のグラフは Vdd を 4V にして入力にゆっくり下降する電圧を与えたものですが、 Vth 2.5V あたりまで下がったところで寄生振動を起こしたところです。　

話を戻して、最初のクロック発生回路ですが、設計上の要求事項は２つありました。
　　１．クロック出力はスタート直前と直後で
　　　　論理レベルが変化していないこと
　　２．電力を節約すること
前者は全体の回路がレースコンディションに入ることをきらったためです。

回路としては、インバータ２つかバッファとインバータかの２種類、クロック停止のゲートをどちらに入れるかで２種類、それを NAND/AND でやるか NOR/OR でやるかで２種類、出力端子をどちらのゲートから採るかで２種類、というわけで、合計１６種類が考えられます。

3 と 4 は左側のインバータが、クロック停止時もアナログ領域に置き去りにされますから、電力を食っています。　また、ゲートをクロック出力の直前に置くものは論理レベルが変化しますから排除します。
というわけで、８番の回路の +CL を使用しました。

右の図の中の D2 の役目ですが、これはクロックが開始したときの１発めが、その後のクロックと長さが違うことを緩和させるのが目的です。

右の下側の図を見てください。　Vdd は 3V と仮定しました。　また話を簡単にするために論理レベルの閾値(Vth)は 1.5V とします。
-CL Start が上側にあるときは X も Y も Z も GND にいます。
-CL Start が真になってクロックが開始されますと、Z が上になります。　 470k を通して 0.05u が充電され、Y は Z (3V) に向かって上昇します。　 Vth に達すると IC1 が反転し、X が上になります。　Z は下になります。　 0.05u の電荷は連続（下記注）ですから、Y は3V ジャンプして 4.5V になろうとしますが、保護回路のため、3.6V でクランプされます。　そして Z に向かって下降します。　Vth になったとき IC1 の反転が起こり、Y は -1.5V になろうとします。　 D2 がなければ本当に -1.5V になり、D1 と 1.5k で -0.6V に向かって上昇を始めます。
D2 があると、下降時に -0.6V でクランプされます。　ですから、１つ目に比べて２つ目のクロックは長くはなるのですが D2 によってそれが緩和されるわけです。

最初の全体図で、B の線の理由は以下の通りです：
4015 は4Bit のシフトレジスタですが、電源投入時に各出力の論理レベルが真か偽かは仕様書に記述がありません。　実際の半導体の設計ではすべて偽（GND) になるようにされていますが、真であっても仕様違反ではないわけです。　それで、もし B が無いときは全回路がデッドロックにおちいる組み合わせが存在します。　 B があればキーを押していると抜け出ることができます。

キーのプルアップ抵抗の 4.7M は通常 Vdd につなぐのですが、マークの期間（出力 FET が ON の期間）は GND レベルになる信号につないであります。　 Dash も Dot も、一旦下がってしまったら Vdd から電流を供給しておく必要がないので、700nA がもったいないというわけです。

なお、この Ele-Key 回路に関する解説は 1981 年 9 月号の CQ Ham Radio 誌に掲載しております。

［注］　電荷の連続性、磁束の連続性

キャパシタに蓄えられている電荷は、非常に短い時間間隔の前後では同じ量です。
こむつかしい言い方をすると：

キャパシタの電荷は、任意の時刻 t0 の前 t0-ε と、後 t0+εの２つの時刻で、εが 0 に近づく極限において、同じ量である。

ということです。　これを「電荷は連続である」と表現します。
グラフでいうと、横軸に時間を採り、縦軸に蓄えている電荷を採ると、電荷の線は上がったり下がったりするけれども、ジャンプして不連続になることはありません。
上の例では、X 点の電位が 0V から 3V に跳躍した瞬間を考えると、キャパシタンスは変化が無いし、電荷も連続ですから C の両端の電圧は同じで、 Y 点の電位は 1.5V から 3V の跳躍を見せ、4.5V になります。

コイルの場合には、電流はいつも流れ続けようとします。　つまり、短い時間間隔の前と後では、コイルが作っている磁束量は同じである、ということです。　これを「磁束は連続である」と表現します。
現実の世界で考えると、コイルに電流を流しておき、スイッチで切断すると、スイッチのコイル側の端子は（電流が流れ続けているわけだから）小さな浮遊容量がどんどん充電されて高電圧が現れます。
実は私が小学生の頃、トランスに電池をつないで、それをはずしたとき感電したことがあり、どうしてか不思議に思っていました。　これだったんです。
トランジスタで切ると、破壊される場合もあります。
キャパシタの場合は反対で、電荷が連続ですから、電圧源からスイッチでキャパシタにいきなりつなぐと大電流が流れて、接点を損傷します。